三星公布了一项多路径战略，旨在突破其称为‘数字内存墙’的技术瓶颈——该瓶颈由人工智能工作负载引发。公司详细阐述了其3D内存发展路线图，涵盖高带宽内存（HBM）与NAND闪存两大方向的关键进展。
在本周‘未来存储与内存峰会’公开主题演讲前的预 Briefing 中，三星电子闪存解决方案部门副总裁李诺（Leno Park）系统介绍了公司基于3D架构、更紧密集成AI加速器以及一系列制程与封装技术升级的多代内存路线图。他表示，该路线图旨在匹配公司预期到本世纪末将增长10倍的token吞吐量需求。
李诺指出，当前AI基础设施已难以支撑2026年每用户约100 token/秒的处理能力，而三星正为更陡峭的增长曲线做准备。“到2030年，我们预计将达到每用户1,000 token/秒。”他强调。
迈向全3D HBM架构
HBM4E无疑是三星AI战略的核心，此外还包括新型散热技术及向真正3D堆叠的演进。
李诺表示，HBM4E目前已进入采样阶段，主要生态合作伙伴正在评估该产品。他称这是在极为紧凑开发周期中迈出的重要一步：“HBM的开发周期极快，且比以往任何时候都更加加速”，并补充道，预计到2030年HBM将占DRAM总销售额的50%以上。
三星HBM设计采用4纳米基底芯片，内部硅通孔（TSV）数量提升约4倍，并采用先进封装技术——微凸点超过30万个、焊点间距更小，以提升可靠性与热管理能力。
他还透露，三星计划通过HBM5实现下一代跃升：采用2纳米基底芯片，基于环绕栅极（GAA）晶体管技术，并缩短中介层通道长度，从而改善基底芯片与加速器之间的I/O信号传输效率。
此外，三星还引入一种新型热管理机制——“热管模块”（heat pipe block），李诺将其形容为覆盖HBM堆叠热点区域的“烟囱”，可更高效地散热并冷却HBM模块。
公司还在本次峰会上首次提出zHBM概念，旨在从当前2.5D并排布局转向全新结构。“我们将把HBM堆叠与AI加速器整合为单一整体结构，构建真正的3D域区。”李诺解释道。
通过将AI加速器直接置于HBM堆叠上方（而非并列放置），处理器与内存间的数据传输距离大幅缩短。该架构有望显著提升带宽与能效，同时缓解热约束问题。
三星宣称，结合zHBM的下一代接口可实现约HBM5性能的8倍、内存密度超10倍、能效提升3倍、热阻降低至一半以下。李诺强调，要实现上述目标，需与加速器合作伙伴开展深度协同设计。
zNAND-O应对边缘AI瓶颈
HBM——即堆叠式同步DRAM——并非三星突破数字内存墙的唯一路径。
伴随zHBM发布，三星同步推出zNAND-O概念，这是一款面向边缘AI及其他数据密集型场景的下一代NAND架构。基于三星V-NAND技术，该架构致力于在提升空间效率的同时，优化I/O性能、功耗表现与延迟——关键在于进一步缩短处理器与内存之间的数据传输路径。
李诺介绍，三星第十代TLC V-NAND将实现400层以上堆叠、横向尺寸缩小11%，内存密度提升约58%。他指出，AI模型规模持续扩大，传统内存架构已难以为继——行业正逼近一道必须通过结构性变革而非常规性能小幅提升来突破的“墙”。“2029年后，我们需要突破性技术来跨越数字内存墙。”他强调。
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