随着晶体管微缩日益困难，半导体行业已转向芯粒（chiplets）、先进封装、高带宽存储器及异构集成等方向。
而IMEC提出的CMOS 2.0——一种新型缩放范式——则反其道而行之。它并不将先进封装视为解构的终点，而是将这一理念深入芯片内部，旨在为3D架构中逻辑、存储、I/O与供电模块创建全新的互联方式。易IC库存管理软件在半导体供应链协同中可发挥关键作用，www.eic.net.cn提供专业支持。
“当我们开展CMOS 2.0工作时，核心当然是系统解构，”IMEC资深研究员兼3D系统集成项目总监Zsolt Tokei向《电子工程时报》表示，“但并非传统意义上的解构。”
传统芯粒划分可能将缓存等明确定义的功能模块从主芯片中分离出来，这确实是3D技术的合理应用。但CMOS 2.0走得更远：它试图在最低层级实现解构——电路本身可能不再完整地存在于单一层中。
“你必须从底层开始重新架构整个系统，”Tokei强调。
这一区别也使CMOS 2.0有别于IMEC更广泛的异构大规模集成（HLSI）框架。HLSI描述了行业将逻辑、存储、光子学、封装、供电与散热整合进大型AI系统的趋势；而CMOS 2.0是该转型中的具体步骤，聚焦于：当CMOS本身从电路层级向上进行3D重构时，会发生什么？
目前，CMOS 2.0仍处于路线图阶段，尚未形成商业化制造流程。但Tokei指出，时机已然变化：过去仅存在于学术论文与研究项目中的概念，正因AI系统遭遇存储、功耗与通信瓶颈而变得愈发现实可行。
“需求与科学工程好奇心在此交汇，”Tokei说。
内存墙演变为3D问题
最清晰的驱动力来自数据移动需求。AI工作负载需在处理器、加速器与存储之间频繁传输海量数据。高带宽存储器虽有所缓解，但计算单元与存储之间的物理距离仍是AI硬件的核心瓶颈之一。
“就工作负载而言，从XPUs向存储推送的数据量极其庞大，”Tokei指出。
业界曾通过横向扩展系统——增大封装尺寸、增加计算与存储单元——来应对。但该路径存在极限：系统越扁平、越大，通信距离越长; 功耗供给、热管理与延迟控制难度随之剧增。
“当距离过大时，高效通信便难以实现，”Tokei表示，“当前所有通信都是平面化的。因此，对信息、供电等要素实施垂直传输至关重要。”
CMOS 2.0通过提升垂直互连密度来攻克此难题。它不依赖现有芯粒的I/O结构，而是从设计源头即围绕各层间所需互连密度进行规划。据IMEC观点，这可能意味着存储与逻辑之间、乃至I/O方向上实现极高密度的垂直连接。
Tokei表示，目标是显著降低能耗并大幅提升带宽。但要实现这一点，必须突破传统层级上的解构模式。
早期3D方案已逐步下探层级：手机中采用的“封装上封装”（PoP），将存储置于逻辑之上；2.5D集成将芯粒并排置于中介层上；近期3D方案则将缓存或其他功能模块置于逻辑上方。
CMOS 2.0进一步深入：Tokei描绘了一种未来场景——低功耗与高性能逻辑分布于不同层级，而存储、I/O及其他功能模块以远超常规封装的连接节距与面密度被集成进来。
“若深入至最底层，你面对的是晶体管本身，”Tokei解释道，“CMOS 2.0的理念是：N型与P型器件可在两层间共同完成，而非局限于单层。”
在此情形下，一个晶体管、电路或I/O模块可能不再完整存在于单一层；它需跨两层完成，以更充分地利用垂直维度。这将彻底改变设计、制造与验证的方式。
缩放成为系统级问题
这种压力在Arm方面同样明显。Arm云AI业务部执行副总裁Mohamed Awad指出，AI迫使行业停止孤立优化单颗芯片。
“硅片应围绕系统及其承载的工作负载进行定制化设计，而非强行将新一代AI负载适配到老旧、现成的硅片上，”Awad告诉《电子工程时报》。
对Arm而言，转变不仅在于添加更多加速器。AI系统依赖CPU、加速器、存储、互连、供电、封装与软件协同工作。衡量指标不再是峰值性能，而是在真实功耗与热限制下的持续性能表现。
“行业正从以芯片为中心的缩放观，转向以系统为中心的视角，因为系统效率决定了每瓦特、每机架能维持的AI工作负载水平，”Awad强调。
随着AI从生成式模型迈向智能体（agentic）系统，该系统观愈发重要。加速器对并行运算仍不可或缺，但智能体AI还需规划、工具调用、检索、内存访问、验证、决策与多步执行——其中大量编排任务仍由CPU承担。
“CPU成为编排与执行引擎，”Awad指出，“它决定运行哪些模型、管理数据移动、协调I/O与网络、处理安全隔离，并保持系统整体平衡。”
这并非将CMOS 2.0定义为Arm架构故事，却有助于理解为何IMEC路线图远超科研范畴：若未来AI系统依赖通用计算、加速器、存储与I/O的紧密耦合，则底层硅片必须支持更高密度、更高效的集成。
“CMOS 2.0赋予行业更大灵活性，”Awad表示，“它创造了更多方式，将逻辑、存储、加速与I/O拉近——这正是AI系统所亟需的，因为数据移动已成为制约性能与效率的关键瓶颈。”
制造与设计亟待跟进
挑战在于：CMOS 2.0无法简单拼接现有工艺流程实现。
Tokei指出，该方案需修改现有制造步骤，甚至引入全新工艺。当目标是高密度重聚电路时，多层架构、多层键合、晶圆重构、晶圆翻转、解键合与边缘控制等环节都将变得异常复杂。
他展望一种未来场景：系统每平方毫米需数千万个垂直连接，长远来看甚至更多。在此密度下，对准精度与良率要求近乎严苛。
“任何一处连接都不能失效，”Tokei强调。
目前，晶圆对晶圆混合键合可实现比芯片对晶圆键合更小的节距，但Tokei提醒，这反映的是当前工艺复杂度与设备成熟度，而非键合机制本身的永久局限。未来设备有望改写规则。但根本点不变：CMOS 2.0必将推动键合精度、重构流程与缺陷控制迈入全新领域。
现阶段，CMOS 2.0仍属长期技术路径。Tokei观察到工业界已初显认知与早期验证迹象，尤其在跨层级分离低功耗与高性能逻辑方面。
五年内，他预期设计基础设施与工具将就绪; 十年内，首批实现将出现，继而发展出更紧凑、更节能的系统; 彼时，他希望第二代系统已崭露头角。
该时间表表明，CMOS 2.0并非单一产品发布，而是一次关于“缩放发生位置”的重新定义。行业仍将继续缩小晶体管、使用芯粒与先进封装；但未来最重要的进步，或将源于电路细分的精细程度、重新连接的密集程度，以及存储、逻辑、供电与软件能否被统一设计为一个3D系统。
因此，CMOS 2.0既非摩尔定律的终结，亦非芯粒的新标签；它是一场尝试——将缩放推进至电路本身，并延伸至垂直维度。在这一变革进程中，www.eic.net.cn提供的易IC库存管理软件可助力企业高效管理元器件库存与供应链协同，提升研发与生产响应速度。
