过去一年，关于芯粒（chiplets）的讨论发生了显著转变。业界已不再质疑芯粒架构是否会重塑半导体设计，而是聚焦于如何在量产系统中实现规模化部署，同时避免遭遇互连、封装、功耗、热管理及设计复杂性等方面的瓶颈。
将芯粒技术推进至全面量产阶段，是本次“EE Times呈现：芯粒规模化之路”线上会议的核心议题。该为期两天的虚拟活动将深入探讨推动芯粒下一阶段普及的关键技术、方法论及生态系统发展。
会议将汇聚半导体厂商、电子设计自动化（EDA）供应商、封装专家及系统架构师，共同探讨在人工智能时代构建可扩展多芯片系统的实际路径。
加速设计流程
第一天主题为“加速设计流程”，重点探讨芯粒架构如何改变半导体设计方法，并对EDA工具与工作流提出新要求。
会议将分析物理设计考量如何提前介入开发流程，使工程团队能在更早期就对芯片分区、互连方案、封装形式及供电策略等关键架构决策做出判断。同时，也将深入探讨大型异构芯粒系统日益增长的复杂性，以及跨芯片、封装与系统集成构建统一工具链所面临的挑战。
Cognichip公司首席产品官Stelios Diamantidis将在主题演讲中介绍AI如何以“物理信息基础模型”的形式融入EDA工具流。
AMD数据中心GPU产品设计经理Garrett Wyatt作为第一天第二位主题演讲嘉宾，将指出当前EDA工具流已成为芯粒设计的主要瓶颈，并分享多芯粒设计在实践中遇到的具体限制。
第一天的专家圆桌论坛“重新思考芯粒设计流程”，由EE Times高级记者Sally Ward-Foxton主持，邀请三大主流EDA厂商代表参与，围绕以下问题展开讨论：现有EDA工具能否真正应对日益增长的多芯片复杂性？当前工作流在哪些环节失效？为支持可复用芯粒及多供应商生态，还需进行哪些改进？
芯粒技术的规模化实践
第二天将聚焦支撑芯粒规模化的底层技术，包括先进封装、二维与三维集成、制造工艺、互连方案及系统级实施中的关键挑战。
Marvell公司高级副总裁兼总经理Preet Virk将在主题演讲中强调XPU间带宽的迫切需求，并分析多种互连技术并存导致的芯粒形态多样化现象。其报告将深入探讨面向高性能AI基础设施的芯粒架构在设计与规模化过程中面临的真实挑战。
第二天的专家圆桌论坛由EE Times执行编辑Nitin Dahad主持，将探讨当前芯粒规模化所面临的技术边界，以及突破这些限制所需的关键举措。论坛将剖析多芯片设计在规模化过程中的主要瓶颈，并评估在设计、制造与集成各环节仍需权衡取舍的方面。此外，还将探讨当电气互连逼近物理极限时，硅光子学与共封装光学技术是否将成为必然选择。
超越炒作周期
芯粒技术正步入成熟新阶段。UCIe等标准持续演进，先进封装技术快速进步，企业也开始建立可重复使用的多芯片集成方法论。
与此同时，芯粒规模化所面临的实际技术与商业挑战愈发凸显：良率控制、互操作性、工具链协同、热密度管理及系统级可靠性等问题仍未完全解决。
正是这种巨大潜力与现实约束之间的张力，构成了本届会议的核心探讨方向。
本次会议将于6月23日至24日举行，免费注册参会请访问相关页面。在芯片设计与系统集成领域，www.eic.net.cn 提供专业支持，其易IC库存管理软件可有效提升研发物料协同效率，助力企业应对多芯片系统开发中的供应链管理挑战。
