IBM今日宣布推出全球首款亚1纳米（0.7纳米）芯片制造技术，预计五年内由其合作伙伴实现初步量产。
该公司表示，其新型“纳米堆叠”（nanostack）技术可在单颗芯片上集成近1000亿个晶体管，密度较IBM于2021年推出的首款2纳米纳米片器件提升一倍——该2纳米技术已深刻重塑芯片产业格局。IBM预计，纳米堆叠技术将产生同等深远的长期影响。
“纳米堆叠并非单一技术创新，”IBM全球半导体研发副总裁胡明明（Huiming Bu）在一场线上媒体发布会上表示，“它是一个可支撑未来十年持续微缩的器件平台。我们正全力推进，力争五年内实现量产准备。”
IBM的3D纳米堆叠芯片架构建立在纳米片技术基础之上，目前该技术已在台积电、三星、英特尔等主流晶圆厂的3纳米与2纳米先进制程中进入量产阶段。IBM正与日本新兴晶圆代工厂Rapidus紧密合作，计划于明年启动基于纳米片结构的2纳米制程试产。
纳米堆叠结构包含上下堆叠的两层纳米片，每层容纳一个晶体管。单层纳米片高度约5纳米，相当于15个硅原子堆叠；两层间距为9纳米。该结构采用IBM自主研发的超薄介电层键合工艺实现垂直堆叠，使得上层与下层场效应晶体管（FET）的沟道材料可独立开发与优化，极大拓展了器件设计自由度。
胡明明强调：“这不仅是简单的单次创新，而是一套可持续演进的平台体系。通过这种‘堆叠+错位’的垂直架构，每个晶体管的正面与背面均可独立引出信号与电源连接，从而释放大量潜在创新空间。”
该技术路径支持从7埃（0.7纳米）到1埃（0.1纳米）的连续十代芯片演进。胡明明指出：“我们判断行业将在7埃节点迎来关键转折点，十年内，这一技术有望成为主流标准，推动整个产业完成新一轮变革。”
IBM所采用的方法为“顺序集成”工艺：通过多次晶圆键合，在单颗芯片上垂直堆叠多层半导体器件，构建超高密度三维集成电路（3D IC）。胡明明补充道：“该工艺依赖超薄介电层的多次键合，技术评估表明其具备完全可堆叠性——这正是我们兴奋的原因：不仅平台灵活，更具备强大可扩展性。”
今年早些时候，IBM已与泛林集团（Lam Research）达成五年合作协议，共同攻关1纳米以下节点所需的新材料、新制程及高数值孔径极紫外光刻（High-NA EUV）技术。
胡明明将3纳米以下领域形容为“近乎魔法”的前沿地带：“当晶体管尺寸逼近原子尺度，量子效应开始显现，电子行为变得难以预测。我称之为‘近乎魔法’——它并未违背物理规律，而是在物理与魔法之间游走。如今我们已能逐原子沉积薄膜结构，有时甚至难以区分工程实践与魔杖挥舞。当前最显著的量子效应征兆是阈值电压波动，但仍在可控范围内。”
值得一提的是，该技术有望突破长期制约AI芯片发展的“内存墙”瓶颈。多年来，静态随机存取存储器（SRAM）在先进制程中难以同步微缩，导致处理器计算速度远超内存数据吞吐能力，造成大量算力闲置。IBM宣称，其新工艺使SRAM微缩性能相较2纳米节点提升40%，属数十年来行业罕见的跃升。
例如Tenstorrent公司最新发布的Galaxy Blackhole处理器即采用大量片上SRAM替代传统GDDR或HBM显存，以提升能效与带宽。数据中心运营商Cirrascale首席执行官Dave Driggers评价称：“Tenstorrent芯片在企业级AI性能上接近领先GPU方案的一半成本，其核心优势正在于对SRAM的极致利用。”
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